このFPGAのデザインには特別な知識やツールは必要ありません。また、製造プロセスも既存のFPGAと同じ技術を使用しています。 設計データは既存のFPGA用のRTLのソースです。 論理合成はSynopsys社のSynplify Pro®、Mentor Graphics社のPrecision Synthesis®で行います。 この合成結果をAchronixの設計ツールACE(Achronix CAD Environment)で配置配線を行うだけで1.5GHzまでのスループットが実現できます。 配置配線後のネットリストが出力されますので、既存のVerilogシミュレータで検証することができます。 更に、設計後のスループットにゆとりがあればコア電源電圧を下げることにより、電源消費を削減することができます。

１）スピードの活用 他のFPGA技術では達成できないスピードにより、今までASICでしか実現できなかったアプリケーションがFPGAで可能になります。 ２）早い市場導入 適切な性能の要求により迅速で容易な設計を実現します。 ３）低い電力消費 要求される速度に応じて電圧を設定することにより電力消費を削減できます。 また、電力消費を増加させるグローバルクロックがなくなることにより電力消費が削減されます。 ４）良好なリソースの利用 狭いデータパスにより更に効率的な資源利用が可能にします。 TDM技術を利用することによりさらに資源の最適化が可能になります。

 アクロニクスが特許を持つpicoPIPE™アクセラレータ技術を活用し、ピーク性能1.5 GHzを達成する世界最速のFPGAを実現
 20レーンの10.3 Gbps SerDesと4つの独立した1066 Mbps DDR2/DDR3コントローラを搭載
 オン・ボードで書き換え可能なSRAMベースFPGA
 100万ゲートのロジック容量(ASIC換算)
 750個のプログラム可能なI/O
 FPGAの内部アーキテクチャはRLB(Reconfigurable Logic Block)の配列とプログラマブルな配線チャネルで構成され、それぞれのRLBは8個のLUT(4入力)を持ち、1.5GHzで動作可能な分散RAMとして構成が可能
 設計者が既存のRTLを利用できるよう、業界で一般的なLUTベースのファブリックと標準的な論理合成およびシミュレーションツールを使用

SPD60は、サンプル出荷が開始されています。価格については丸紅情報システムズにお問い合わせください。