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TurboCheck テスタビイリティ解析
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TurboCheck™ はテスタビリティ解析とRTLとゲートレベルデジタル設計のテスト支援システムです。 TurboCheck は順序回路のテスタビリティを解析し、回路の最終フォルトカバレージ改善するテストソリューションの選定を行います。TurboCheckはノンスキャン、パーシャルスキャン、あるいはフルスキャンで操作できます。というのはそれは回路のトポロジ上で操作する静的ツールで解析のためのベクタを必要としないからです。
2つのレベルでのチェック SynTest は設計サイクルを通じて異なるレベルのチェックをサポートするため、TurboCheck-RTL™ と TurboCheck-Gate™の2バージョンのTurboCheck製品を提供します。それぞれは個々にメリットを持ちます。 TurboCheck-RTLは設計サイクルの早いステージで、RTLをコーディングした直後にテスタビリティ問題を識別します。 RTLコードをチェックすることにより、設計者はすぐに、時間のかかるロジック合成工程の前に、テスタビリティ・ルール・バイオレーションをチェックできます。これは設計反復を減らし、テスト設計のためのゴールに迅速にたどり着くことを可能にします。 TurboCheck-RTLにより、合成するまえのRTLコーディングにおいて80%以上のテスタビリティ問題を発見、除去できます。 TurboCheck-Gate は設計をゲートに合成したあと使用します。RTL設計はTurboCheck－RTLで合成前にチェックされているため、 TurboCheck-Gateは最終設計において、RTLコーディングにて発見できない最後のテスタビリティバイオレーションに照準をあわせ、識別するため、構造レベルのチェックを一回または2回実行します。
高速フィードバック TurboCheckは回路のデザイン段階において、テスタビリティ問題と潜在的設計について、設計工程の初期に設計変更をおこうなため早いフィードバックを提供します。このフローは設計の重要な制約条件にテスタビリティのインパクトを最小にします。 TurboCheck-RTLはRTLコードをチェックするので、それはデザインに使われるテクノロジタイプのライブラリに依存しません。したがって、設計者は新しいデザインフローを学ぶことなく、TurboCheck-RTLのメリットをただちに即時に得ることができます。
制御性と観測性の値の計算 TurboCheckはデザインの構造から制御性と観測性の値を計算します。これらのテスタビリティの値は設計のフォルトカバレージの影響する可能性があるテスト問題を識別するために使用されます。設計の平均制御可能値と観測可能値に加え、TurboCheckは制御不可能あるいは観測不可能なノードをレポートします。設計者はこれにより迅速に潜在的な問題エリアを再吟味し、分離することが可能です。.
潜在的な回路テスタビリティ焦点のハイライト ただテスタビリティ値を計算するのみでなく、TurboCheckは回路設計テストのための組合せ回路のフィードバック・ループ、発生したクロック、ゲートクロック、フローティングバスまた多くのロジカル設計ガイドに沿ったテスティング問題を識別します。これらは設計者に直接どこで問題が起きているかの設計の正確な場所をレポートし、テストのため設計の迅速なスキャンを可能にします。
スキャンとテストポイントの選択 TurboCheck-Gateではテスト支援として、設計者はマニュアルあるいは自動でテストポイントの挿入を選択できます。 TurboCheck-Gateはテストコントロールのため近い最適（Near-optimal)セット、テストアクセスあるいはその両方を、推奨します。手作業によりスキャン選択を行ったとき、 TurboCheck-Gateは外部のスキャン選択アルゴリズムを使用してテストポイントを選ぶことが可能です。そして、回路のテスタビリティ上で選択の効果を解析できます。手動選択あるいはスキャンポイントの除外、あるいはタイミングが重要な回路をスキャンチェーンからはずすことことにより、スキャンの設計性能へのインパクトを最小に抑えることができます。
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